[verilog] cache_controller 스펙 정리

외부 표현
포트
// with controller
input directory_start
output directory_done
output hit_state -> hit_state에 따라 컨트롤러가 rsp_valid, req_ready를 보낼 것인지 확인함.

// with core
input [31:0] directory_address
input [31:0] directory_input_data
input [31:0] directory_wren
output [31:0] directory_output_data

// LRU는 디렉토리 내부에 내장하기

// with WB
output w_address;
output w_data;
input w_done;

// with FETCH
output f_address;
input f_data;
input f_done;