[verilog] wb_block 테스트벤치
`timescale 1ns/1ps module tb_wb_block; reg clk; reg rstn; ////////////// reg wb_start; wire wb_done; // between directory reg [31:0] wb_address; reg [(32*8)-1:0] wb_cache_line; // between sram wire req_valid; wire [31:0] req_data; wire req_wren; wire [31:0] req_address; reg req_ready; ////////// initial begin clk = 1; forever begin #10 clk = ~clk; end end wb_block u1( .wb_start(wb_start), .wb_do..
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2023. 7. 2. 23:57
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