[verilog] wb_block 코드
// Code your design here module wb_block( // between controller input wb_start, output reg wb_done, // between directory input [31:0] wb_address, input [(32*8)-1:0] wb_cache_line, // between sram output reg req_valid, output reg [31:0] req_data, output reg req_wren, output reg [31:0] req_address, input req_ready, input clk, input rstn ); // state localparam IDLE = 1'b0; localparam EXEC = 1'b1; /..
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2023. 7. 2. 23:54
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