[verilog] fetch 스펙 정리

외부
fetch 포트
// between controller
input fetch_start
output fetch_done

// between directory
input [31:0] fetch_address
output [31*8:0] fetch_cache_line
output fetch_directory_done

// between sram
output req_valid;
output req_wren;
output [31:0] req_addrss;
input req_ready;

input rsp_valid;
input [31:0] rsp_data;
output rsp_ready;



wb 기능
1. controller에서 fetch_start가 들어오면 일련의 동작을 시작한다.
2. 캐시 디렉토리로부터 fetch_address을 통해 값을 전달받는다.
3. 4바이트 단위로 Sram에 데이터를 8번 반복해서 요청하고 전달받는다.
4. 모두 전달받으면 fetch_data에 값을 실어서 디렉토리에 보낸다.
4. controller와 디렉토리에 fetch_done 신호를 보낸다.
* fetch_start가 1이면 동작을 시작하고 멈추면 done 신호 보내고 다음 클럭에 fetch_start가 0이 된다. 0이 되면 fetch_data를 제외한 모든 것이 초기 상태로 되돌아 간다.
* read, write 채널을 쪼개?

내부
fetch state
csrsp - RSP_IDLE, RSP_EXEC
csreq - REQ_IDLE, REQ_EXEC

fetch state transition
RSP_IDLE -> RSP_IDLE : fetch_start == 0
RSP_IDLE -> RSP_EXEC : fetch_start == 1 && rsp_cnt < 8
RSP_EXEC -> RSP_EXEC : rsp_valid == 0
RSP_EXEC -> RSP_IDLE : rsp_valid == 1

REQ_IDLE -> REQ_IDLE : fetch_start == 0
REQ_IDLE -> REQ_EXEC : fetch_start == 1 && req_cnt < 8
REQ_EXEC -> REQ_EXEC : req_ready == 0
REQ_EXEC -> REQ_IDLE : req_ready == 1

req, rsp 별로 펄스 카운터가 2개!! (req : 1->0, rsp : 1->0)

fetch output
csrsp 
RSP_IDLE : rsp_ready = 0;
RSP_EXEC : rsp_ready = 1;

csreq 
REQ_IDLE : req_valid = 0;
REQ_EXEC : req_valid = 1; req_address = wb_address + req_cnt*4 ; req_wren = 0;

fetch operation
start == 1 이고 rsp_cnt >= 8 이면 done == 1 나머지 경우에는 done == 0
start == 0 이면 cnt가 0으로 계속 할당됨.
rsp_ready==1이고 rsp_valid==1일 때 (받을 준비되고 데이터 줬을 때) fetch_cache_line에 값 저장하기 간단쓰루